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    公开号:WO1992011658A1
    申请号:PCT/JP1991/001705
    申请日:1991-12-12
    公开日:1992-07-09
    发明作者:Tadamichi Masamoto
    申请人:Tadamichi Masamoto；
    IPC主号:H01L27-00
    专利说明:
    [0001] ラン ダム ' アクセス ' メモ リ
    [0002] 技 m分野
    [0003] 本発明は、 1 卜ランジスク 1キャパシタ型 （以下 1 T r 1 c型と i ) のメモ リセルを有するランダム ' アクセス ' メモリ （以下 R A Mと ¾記） に閬し、 特に は高速 · 高 S=度ダイナミ ' ·，ク · ランダム ' アクセス ' メモり (以下 D R A Mと略 記） のデバイス構造に閲する。
    [0004] 背景技術
    [0005] 徒来より、 i T r 1 C型のメモリセ/レを有する高密度 D R A Mは構成要素が少 なくセル面積の微小化が容易であるため広く使用されている。 近年、 D R A Mに 於いては高密度化及び高速化が追求され素子の微細化に加えてレイアウトの最適 化が要求されている。 しかるに、 I T r 1 C型メモリセルに於いては、 記憶情報 の破壊防止、 或いは情報判定の容易さ維持のために、 メモリセルのキャパシタン スの減少は極力避けなければならない。 さらにメモリアクセスの高速化のために、 ビットラインに付随するキャパシタンスを極力小さくしなければならない。 この ため徒来の技術として、 多数のメモリセルを正六角形の平面形状に配置すること を特徴とし、 その単位メモリセルの平面形状を正六角形とし、 その正六角形の中 心にビット拡散領域を設け、 このビット拡散領域に連続して外周部厠に順次、 ト ランジスタ、 キャパシタ、 セル閎艳緣部領域、 をそれぞれ構成したことを特徴と していた， さらに、 その平面形状を正六角形とした単位メモリセルの外周に沿つ て一定の間隔で基板を掘り溝を形成し、 溝の厠面部と底面部に、 キャパシタとセ ル間铯緣部領域をそれぞれ形成していた。 このような楕成によって、 メモリセル 面積の微小化とメモリアクセスの高速化を同時に図っていた。 例えば第 4図及び 第 5図に示す構成では P型半導体基板 5 1に、 平面形状を正六角形とした単位メ モリセルの外周に沿って、 講 5 7 ' を掘りキャパシタ ·プレート電極 5 7を埋め 込み、 溝側面にキャパシタを溝底面にはチャネルストップ 5 3又は 5 1 ' による セル間絶縁部領域を形成していた. ここで、 5 2、 5 2 ' はそれぞれ n . n +拡 散層、 5 4はゲート铯縁膜、' 5 5はコンタクト窓、 5 6はワード線或いはゲート 電極、 5 8はビット線、 5 9はキャパシタ絶緣膜、 5 0、 5 0 ' は層間絶緣膜、 である。 以上は、 本願発明者政本により、 日本囯特許出願番号 2— 2 5 1 9 6に 述べられている。 前記従来の構成で、 高速アクセスと高密度化を同時に達成で きたが、 さらなる高密度化のためにゲート電極の平面面 mをさらに微小化し、 且 つメモリアクセスのさらなる高速化のために、 ビット線に付随するキャパシタン スをさらに小さくすることが要求された。 本発明はこれらの要求に基づい'て為さ ilたもので、 前記従来の構成と比較して高速化及び高密度化を一層推し進める新 ： ίΚ'«£·丁ノヽイス fBJH 2T i 供' 9 o めの t>のて'の o。
    [0006] 新た な用紙 発明の開示
    [0007] 本発明の R A Mは多数のメモリセルを正六角形の平面形状に配置することを特 徴とし、 且つその単位メモリセルの平面形状を正六角形とし、 正六角形の中心に ビ' · ト拡散領域を設け、 このビット拡散領域に連続して外周部側に順次、 トラン ジスタ、 キャパシタ、 セル間絶緣部領域、 をそれぞれ構成して成る 1 T r 1 C型 のメモリセルに於いて、単位メモリセルの外周に沿って一定の閤隔で基板を握り 「深い搆」 と 「浅い ¾」 を形成する。 ここで、 前記「深い溝」は前記「浅い溝 J よりも幅を一定閤隔だけ狭めて形成し、 「浅い搆 Jの側面にトランジスタを、 「深い瀵」の側面にキャパシタを、 「深い溝」の底面或いは底面近傍にセル閎絶 縁部領域を、 それぞれ形成してなることを第一の特徴としている。 さらに、 多数 のメモリセルを集積したメモリセル -ブロックの外周部に、 ワード線及びキャパ シタ .ァレート電極の配線接続部を設ける。 一方、 単位メモリセルに於いて、 前 記 Γ浅い溝」の側面に形成したトランジスタのゲート電極を、 铯縁物により溝の 中に完全に埋め込んで、平坦化した溝の上に、 ビット線を配線して成ることを第 二の特徴としている。 次ぎに、 多数のメモリセルを集積したメモリセルアレイ内 のビット钹の配緣方法に於いて、 最短距離の単位メモリセル間を接続して成るこ とを第三の特徴としている。
    [0008] を 方 するための Λ の？^ HE
    [0009] 本発明は前記の構成により、 従来技術と比較してメモリセルの平面面積を大幅 に縮小すると共に、 ビット線に付随するキャパシタンスを最小化することにより メモリァクセスの高速化を可能にした。 則ち従来技術に於いてはトランジスタは 通常のプレーナ型であつたために平面面積の微小化に製造上の制限があつた。 これに対して、 本発明はメモリセルの構成を平面的には従来技術を踏襲しつつ、 トランジスタを縦型に形成したことにより、 トランジスタの平面面積を著しく縮 小しただけでなく、 メモリセル構成要素が同心状に配置されているため、 特に、 セル閩絶縁部領域の平面面積を半減させた。 これらは例えばその一実施例として 第 2図に示されている。 さらに、 トランジスタのゲート電極或いはワード緣を、 絶縁物により前記「浅い搆」の中に埋め込んで、平坦化した溝の上にビット線を 配線してビット線の凹凸を極力小さくしたために、 ビット拡散領域を正六角形の 中心に配置したことと相乗して、 ビット線に付随するキャパシタンスを最小化し た。 これを実現するための一例として、 第 3図にその概略的な断面図を示してい る。 則ち、 多数のメモリセルを集積したメモリセル 'ブロックの外周部に、 ヮ— ド線及びキャパシタ -ァレート電極の配線接続部を設けている。 これによつて、 メモリセル -アレイ內のゲ一ト電極及びワード線とキャパシタ ·プレート電極は 「それぞれの溝」 の中に、 絶緣物によって埋め込まれており、 基板表面にのみ配 線されたビ ト線からは、 遠く隔てられる。 このためビット線と他の配線との結 合容量を小さくすると共に、 ビ'' /卜線間の浮遊容量 （クロストーク） を同時に小 さくしている。 さらに、 ビット線の配線方法に於いて、 最短距離に位置する単位 メモリセル間を、 接続することにより、 ビット線コンタクト間の配線長を最短に し且つビット線間の距離を倍増するので、 ビット線間のクロス · トークを極限ま で減少させることができる。 この一実施例が第 1図に示されたものである。 又、 トランジスタを縦型に形成したことによりビット拡散領域の空乏層に付随するキヤ パシタンスを半減しただけでなく、 ビット拡散領域とビ" /ト線とのコンタクト面 積に鬨する制限を取り除くことができた。 則ち、 第 1図 （ b ) 、 第 1図 （ c ) に 示されているように、 ビット拡散領域 2 ' とビット線 8とのコンタクト面積は基 板の最上部表面と溝の側面にも若干形成される。 この後者のコンタクト面積は前 記 「浅い溝」 の深さを増やすことによって、 その平面面積を増やすことなく、 増 大することが可能である。 これは 2 5 6 M b i t以上の大容量メモリを達成する 上で極めて重要である、 何故なら、 このコンタクト面積はビットラインのコンタ クト抵抗を低くするのに充分の大きさにできるからである。 以上述べてきたよう に、 本発明により、 メモリアクセスの高速化と、 メモリの高密度化従って大容量 化が実現可能となる。
    [0010] 本発明の実施例を示す概略図を第 1図、 第 2図、 第 3図にそれぞれ示す。 第 1 図 （ a ) は本発明の一実施例をメモリセルアレイの平面構成により概略的に示し た図である。 第 1図 （ b ) は第 1図 （ a ) の A— A ' 線断面図の一部を、 第 1図 ( c ) は第 1図 （ a ) の B— B ' 緣断面図の一部を、 それぞれ概略的に示した図 である。 第 2図は本発明の他の実施例を第 1図に対比して示した図であり、 第 1 図の実施例とはビット線の配線方法が異なるだけである。 第 3図は本発明の一実 施例のメモリセル · ブロック周辺の配線接続部とメモリセル■ アレイの一部とを、 その概略的な断面図により示した図である。 説明を容易にするために、 各図の同 一構成要素は共通の番号で示されている。 ここで、 1は P型の半導体基板、 2は n形不純物拡散層 （トランジスタのソース、 ドレイン及びキャパシタの電荷蓄積 電極） 、 2 、 は n十形不純物拡散層 （ビット拡散領域） 、 3は P 十形不純物拡散 層 （搆底面部のチャネルストップ） 、 4はゲート絶縁膜、 6はゲート電極或いは ワード線、 7は D o p e d— p o 1 y - S i或いは P o 1 i c i d e等の低抵抗 材料 （ 「深い溝」 の側面キャパシタのァレート電極及び底面セル間絶緣部のフィ —ルド 'プレート） 、 7 ' , 5 ' はそれぞれ基板を掘って形成した 「深い清」 と 「浅い溝」 である。 8は A 1等で形成されるビ、、'ト線で前記 2 ' のビット拡散領 域と電気的に接続される。 1 1はワード線の配線接続部のコンタクト、 1 2は キャパシタ ·プレート電極の配線接続部のコンタクト、 1 3は絶縁物で形成され た表面保護膜或いは層簡絶緣膜である。 ここで、 本実施例の製造方法について簡 単に説明する。 P型基板 1に R I E等により 「浅い清」 を掘り、 この清の表面に C V D或いは熱酸化等により適当な膜厚（例えば 0 . 4 F程度、 F :デザイン最 小寸法）の酸化膜を形成し、 引き続き R I Eにより 「浅い溝」底面の酸化膜及び 基板を異方的にエッチングして、 自己整合的に「浅い搆」 5 ' よりも幅を一定間 隔だけ狭めた Γ深い溝 J 7 * を所定の位置に形成する。 次に 「深い清」の側面に n形不純物層 2を斜めイオン注入等により形成した後、 「深い溝」の底面部に n 形不钝物層が形成されないように、 「深い溝」の底面部を選択的に R I E等によ りエッチングする。 そして 「深い溝」の側面部にはキャパシタ絶緣膜 9を 「深い 锖ーの底面には素子分離用の絶縁膜を形成した後に、 瀵底面部だけにイオン注入 することにより 3の P +形拡散層を形成する。 次に搆全体を D o p e d— p o 1 y - S i或いは P o 1 i c i d e等の低抵抗材料で埋め込み適度にエッチバック して平坦化した後、 さらにエッチバックしてキャパシタ■プレート 7を形成する。 この際、 第 3図に示したキャパシタ ·プレート電極の S線接続部の引きだし部分 に対してマスクが必要となる。 次に n +形拡散層或いはビット拡散領域 2 ' を形 成するために全面イオン注入し、 前記「浅い溝 Jの倒面に形成した酸化膜を锾街 弗酸等により除去した後、 「浅い搆」の底面部に選択的にイオン注入して n形拡 散層或いはトランジスタのソース領域 2を形成する。 しかる後、 「浅い溝」の側 面にゲート酸化膜 4を、 「浅い溝」の底面部と埋め込み電極 7の上部表面に層間 艳縁膜 1 0を、 通常の工程により形成してゲート電極材料を全面に堆積した後、 ゲート電極のマスク材料を溝の中に埋め込み平坦化して、 これを適当な深さまで ェ.' ,チバックする。 この際、 第 3図に示したワード線の S線接続部に対してマス クが必要となる。 次に、 ゲート電極材料の表面が露出した部分を適当な厚さだけ エッチングし、 ヮ—ド線の所定の位置をマスクして前記ゲート電極のマスク材料 とゲート電極材料をエッチングして、 所望のゲート電極及びヮード線 6を形成す る。 引き続き、 斜めイオン注入等によりゲート電極をマスクとして n形拡散層或 いはトランジスタのソースダドレイン領域 2を形成した後、 層間絶緣膜 1 0を C V D等で堆積し、 溝の中のゲート電極を埋め込んで平坦化した後ェツチバ "/ク して、 ビ 'ν 拡散領域及びワード線とキャパシタプレート電極の配線接続部のコ ンタクト部分 1 1 、 1 2を露出させる。 この際、 第 3図に示したキャパシタァレ 一ト電極の配線接続部のコンタクト部分に対してマスクが必要となる。 最後に ビ ト線 8を A 1等の低抵抗材料にて通常の工程により形成した後、 表面保護膜 或いは層間絶緣膜 1 3 *·形成する。 以下、 通常の工程と同じであり説明は省くも のとする。 以上、 才 '：: S例の説明では前記 「 'い潢」 と 「深い溝」 との形成法 に於いて、 「浅い溝」 を先に形成した後に、 それよりも幅を一定閻隔だけ狭めた 「深い清」 を形成している。 それとは逆に、 「深い瀵」 を先に形成した後に、 そ れよりも幅を一定間隔だけ広めた 「浅い溝」 を形成しても、 鬨連する工程を適当 に変更して所望の構造を得ることができるが、 詳しい説明は省略する。 又、 前記 P十形拡散層のチャネルストップ 3とその工程を省くために 「深い搆」 7 ' の底 面部の深さの位置に P +形拡散層を基板全面に形成したり、 従来技術の説明で示 された第 5図 （ b ) のようにェピタキシャル基板を使用しても当然、 所望の構造 を得ることができる。 同様に、 本実施例では P型基板を用いて説明したが、 n型 基板を使用しても説明の全領域の不純物の型を逆転して所望の結果が得られる。 以上述べてきた本発明の一実施例の結果を従来技術と比較して表 1、 表 2に示 す。 表 1は同一デザィンルールの単位メモリセルに閬する平面占有面積を示した もので、 この表から、 トランジスタを縦型に形成したことによるゲート電極の平 面面積の著しい減少が明らかであり、 次にセル間絶縁部領域の平面面積に於いて、 その減少が顕著である。 単位メモリセル全体では、 約 3 . 5倍の高密度化が達成 されている。
    [0011] 表 1 . 単位メモリセルの平面占有面積 （単位 i m 2 )
    [0012] 表 2は 5 1 2セルのビット線キャパシタンスの一実施例を示している。 この表 から、 ビット拡散領域の空乏層キャパシタンス （ビット拡散容量） に於いても、 ビット線の配線に伴うキャパシタンス （ビ' 卜配線容量） に於いても、 本発明に より従来技術と比較して半減しており、 ビ'' /ト線キャパシタンス全体で約 2 . 3 倍の改善が達成されている。 このように、 ビ'' ト線キャパシタンスの最小化が達 成されたことによりメモリセルからビ "，ト線への信号伝達を大きく且つ、 センス アンプによるそのセンス時間を小さくすることが可能となる。 又、 ビット線の長 さをより長くレイアウトでき、 逆に、 ワード線の長さをその分だけ短くできるの で、 その効果は大である。 何故ならメモリアクセス時藺の主たる因子であるヮー ド線の R C遅延時間はヮード線の長さの 2乗に比例して大きくなるからである。 従って、 トランジスタのゲート容量とゲート電極及びワード線の抵抗とによる遅 延時間を適正化して、 既に前述したように高密度又は大容量のみならずメモリア クセスの高速な R A Mの実現が可能となる。 以上、 述べてきた発明の効果はトラ ンジスタを従来のプレーナ型から縦型に形成したことに依るところが大きい。 し かし、 本発明は只単純にトランジスタを縦型にしただけではない。 トランジスタ を綞型に形成する際に、 溝幅の異なる 「浅い溝」 と 「深い搆」 を形成し、 しかも、 そのデバイス構造を特許請求の範囲の項に記述した如く、 新規な構造にしたため に、 （ 1 ) ゲート配線間容量の著しい増加を抑制し、 ワード線遅延時間を小さく 維持して、 （2 ) 「深い溝 jに形成したメモリセルキャパシタンスの著しい滹少 も可能な限り抑制して、 前記（ 3〉メモリセル面積の大幅な箱小（約 1 Z 3 . 5 ) と， （4 ) ビット線キャパシタンスの （ 1 Z2以下の)減少とを、 達成すること ができたところに本発明の重要なポイントがある。 則ち、 搆幅の広い「浅い溝」 はゲート S線間の容量の增加を抑制し、 ヮード緣に伴う直列抵抗をより低い値に 維持し、 従ってワード線の遅延時間を小さく維持する、 ために極めて重要である。 又、 «幅のより狭い「深い溝」はメモリセルキャパシタンスの減少を可能な限り 抑制し、従ってその溝の深さをできるだけ小さくすることができただけでなく、 セル閎艳縁部の平面面積を最小化することにも貢献した。 このように、本発明の 新規なる構造による効果は極めて大きいと言える。
    [0013] ¾g _tの禾【J ^ Γ肯¾ ¾
    [0014] 以上のように、 本発明の説明は R A Mに限定して為されているが 1 T r 1 C型 のメモリセルを有する凡ての電子素子或いは電子装置に適用可能であることは言 を待たない。
    [0015] 又、 本発明の方法と装置の実施例が特定の半導体メモリの構造に鬨連して開示 されているが、 本発明の精神と範囲から逸脱することなく技術的選択の結果とし て詳 Hの多くの変更が可能であることが理解されるべきである。 ®の ^ ·な言 ¾H
    [0016] 第 1図（ a ) は本発明の一実施例のメモリセルアレイの概略を示した平面図、 第 1図（ b ) は第 1図（ a ) の Α_Α' 線の概略断面図、
    [0017] 第 1図（ c ) は第 1図 （ a ) の Β— B' 線の概略断面図である。
    [0018] 第 2図（ a ) は本発明の他の実施例のメモリセルアレイの概略を示す平面図、 第 2図（ b ) は第 2図（ a )の A— A' 線の概略断面図、
    [0019] 第 2図（ c )は第 2図（ a )の B— B' 線の概略断面図である。
    [0020] 第 3図は本発明の一実施例のメモリセル 'ブロック周辺の配線接続部と、 メモ リセルアレイの一部とを示した概略断面図であり、 図中の領域 Iはメ モリセルアレイの一部、 領域 Πはワード線の配線接続部、 領域 ΠΙはキ ャパシタプレート電極の配線接続部、 をそれぞれ示している。
    [0021] 第 4図は従来技術の一実施例であり、メモリセルアレイの概略を示す平面図で あり、
    [0022] 第 5図（ a ) は一実施例を示す第 4図 A— A ' 線の概略断面図、
    [0023] 第 5図（ b〉は他の実施例を示す第 4図 A— A' 線の概略断面図である。 (符号の説明）
    [0024] 1 半導体基板
    [0025] n形不純物層 （ソースノドレイン、 キャパシタ蓄積電極） つ n +形不純物層 （ビット拡散領域）
    [0026] P十形不純物層
    [0027] 4 ゲート絶緣膜
    [0028] 5 「浅い溝」
    [0029] 6 ゲート電極又はワード線
    [0030] キャパシタァレート電極
    [0031] 「深い搆」
    [0032] 8 ビット線 - 9 キャパシタ絶縁膜
    [0033] 10 層間絶縁膜
    [0034] 1 1 コンタクト （ヮード線配線接続部 )
    [0035] 12 コンタクト （キャパシタ ·プレート電極配線接続部）
    [0036] 13 表面保護膜、 又は層間絶緣膜
    权利要求:
    Claims
    請 求 の 範 囲 多数のメモリセルを正六角形の平面形状に配置することを特徴とし、 且つそ の単位メモリセルの平面形状を正六角形とし、 正六角形の中心にビ"/ト拡散 領域を設け、 このビット拡散領域に連続して外周部側に順次、 トランジスタ、 キャパシタ、 セル間絶縁部領域、 をそれぞれ構成して成る 1 トランジスタ 1 キャパシタ型のメモリセルに於いて、 単位メモリセルの外周に沿って一定の 間隔で基板を堀り 「深い搆 J と 「浅い溝」 を形成する。 ここで、 前記「深い ュは前記「浅い溝」 よりも、 幅を一定間隔だけ狭めて形成し、 「浅い溝 j の側面にトランジスタを、 r深い溝」の側面にキャパシタを、 「深い溝」の 底面、或いは底面近傍にセル閤絶緣部領域を、 それぞれ形成して成ることを 特徴とするランダム ·アクセス 'メモリ。 多数のメモリセルを集積したメモリセル'ブロックの外周部に、 ワード線及 びキャパシタ ·プレート電極の配線接続部を設ける。 一方、 単位メモリセル に於いて、 前記「浅い溝」の側面に形成したゲート電極を、 絶縁物により搆 の中に埋め込んで、平坦化した溝の上に、 ビット線を配線して成ることを特 徴とする請求の範囲第 1項記載のランダム 'アクセス 'メモリ。 多数のメモリセルを集積したメモリセル-アレイ内の、 ビット線の配線方法 に於いて、 最短距離の単位メモリセル閩を接続して成ることを特徴とするラ ンダム■アクセス 'メモリ。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    JPH06283682A|1994-10-07|
    AU9083691A|1992-07-22|
    JP2906089B2|1999-06-14|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-07-09| AK| Designated states|Kind code of ref document: A1 Designated state(s): AU CA KR SU US |
    1992-07-09| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU MC NL SE |
    1992-09-17| DFPE| Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)|
    1994-03-23| 122| Ep: pct application non-entry in european phase|
    1994-08-17| NENP| Non-entry into the national phase in:|Ref country code: CA |
    优先权:
    申请号 | 申请日 | 专利标题
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